In überwiegender Mehrheit der modernen digitalen Kommunikations- und Speichersysteme kommen einzeln oder in Kombination vier Familien fehlerkorrigierender Codes zum Einsatz: Faltungs-, REED-SOLOMON-, low-density parity-check (LDPC) und Turbo-Codes. Das Aufkommen und die zunehmende Verbreitung mobiler Endgeräte, die zudem gleichzeitig verschiedene Kommunikationsstandards unterstützen, bedingten ein steigendes Interesse der Industrie und der Forschungsgemeinschaft in adaptiven FEC-Architekturen, die verschiedene Ausprägungen einer Code-Familie oder Decoder für mehrere unterschiedliche Code-Familien unterstützen. Dabei wird die Zielstellung verfolgt, durch sinnvolle Nutzung gleichartiger Ressourcen Chipfläche und/oder Leistungsbedarf im Vergleich zur getrennten Implementierung einzelner Decoder zu reduzieren. Gerade aufgrund der Vielfalt möglicher Anwendungsszenarien (mehrere parallele gleichartig kodierte Datenströme, simultane bzw. zeitversetzte Verarbeitung unterschiedlich codierter Datenströme, Skalierbarkeit in Abhängigkeit von Durchsatzanforderungen usw.) innerhalb eines klar abgesetzten Anwendungsfeldes erscheint eine adaptive Ausführung der Decoder-Hardware attraktiv. Ein Überblick über das Forschungsfeld ist in der folgenden Fachveröffentlichung enthalten.